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ModelSim DE具有前所未有的驗證功能采用經濟高效的HDL仿真解決方案。ModelSim屢獲殊榮的Single Kernel Simulator（SKS）技術,也是業界唯一的單內核支持VHDL和Verilog混合仿真的仿真器, 其簡易使用的圖形界面、直接優化的編譯技術和快速的編譯仿真, 是FPGA/ASIC設計的不二之選。
圖2
圖3
ModelSim DE具有前所未有的驗證功能采用經濟高效的HDL仿真解決方案。ModelSim屢獲殊榮的Single Kernel Simulator（SKS）技術,也是業界唯一的單內核支持VHDL和Verilog混合仿真的仿真器, 其簡易使用的圖形界面、直接優化的編譯技術和快速的編譯仿真, 是FPGA/ASIC設計的不二之選。
產品功能：
-優化的本地編譯建構，支持SKS技術
-具有Tcl的知能化及易于使用操作介面
-提供向導及源碼模板的集成項目管理
-查看和對比波形; 目標,查看及存儲視窗
-代碼覆蓋
-VHDL, Verilog, PSL, and
SystemVerilog設計斷言架構; SystemC等語言可供選擇
-支持標準Xilinx SecureIP
-支持Win7,Win10及Linux平臺
易于使用及強大圖形化介面,一致且直觀。 所有窗口能互動及自動更新。 例如，自動在結構窗口中選擇一個設計區域
更新Source，Signals，Process和Variables窗口。 您可以編輯，重新編譯并重新彷真，而無需離開ModelSim環境。 所有
用戶界面操作可以編寫腳本，仿真也可以批量運行或交互模式。
ModelSim DE通過標準延遲格式（SDF）提供的時序仿真行為，RTL和門級代碼，包括VHDL VITAL和Verilog門庫。
基于斷言的驗證（ABV）通過插入白盒監視器來提高設計質量，該監視器提供了一個窗口，可以對功能進行主動監視正確性。 斷言會捕獲測試可容易驗證出典型黑盒沒法觀察到的錯誤;如初級輸出。 這些斷言還增加了調試生產率的時間，因為它們確定的功能性錯誤更接近根本原因。 從而節省時間可以是數小時或甚至數天。
ModelSim DE通過支持SystemVerilog來啟用ABV聲明（SVA）構造和Property Specification Language
（PSL）。 SVA和PSL斷言都可以嵌入其中設計的HDL源代碼或以指定單獨的單位，然后綁定到設計層次結構中適當的模塊實例
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斷言線程查看器和斷言瀏覽器
當觸發復雜斷言時，只通過檢查波形窗口中的仿真結果來確定失敗的原因可能非常困難。而把斷言記錄到Wave窗口，其中可以輕松識別激活，成功和失敗狀態。 由于斷言在并發評估中可以有多個線程，ModelSim DE包含一個創新的斷言線程查看器，它以圖形方式顯示對激活的斷言的完整評估。 每個布爾表達式的成功或失敗都會顯示評估中的每個線程按每個線程的順序進行評估。 局部變量值也顯示在完整的斷言調試環境中。每個斷言的統計信息都可以在斷言中進行檢查瀏覽器窗口。 斷言統計包括激活次數，成功，失敗和每個斷言空洞的成功。
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更多智能用戶介面
ModelSim DE提供了極高的性能直觀的交互式圖形元素（窗口，工具欄，菜單等），使其變得簡單直接
的查看和訪問功能,使用戶易于使用，并迅速掌握。ModelSim重新定義了開放性通過整合Tcl進行仿真
用戶界面進入其HDL模擬器。Tcl是一個簡單但功能強大的腳本語言進行控制并擴展應用程序。ModelSim DE GUI提供高效設計調試和分析能力以及項目和文件管理。
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內存窗口
內存窗口允許直觀和靈活的查看及調試記憶設計。VHDL和Verilog的記憶是從源自動提取和在GUI中查看，功能強大搜索，填充，編輯，加載和保存功能。 內存窗口支持預裝內存從文件或使用常量，隨機，并計算值，保存減少耗時的加載存儲器進行初始化步驟測試平臺部分。 所有功能都可通過命令行，允許他們在腳本中使用。
波形和結果查看
ModelSim DE提供了很高性能及全面的Wave窗口。 Wave窗口提供用于標記游標在要注意的時間點和測量游標之間的時間距離。Wave窗口內容可以格式化靈活通過強大的虛擬信號定義和分組。波形很容易在兩次模擬之間進行結果比較。通過用戶指定時間過濾功能RTL和門級仿真結果之間時間差異變得易于處理。ModelSim提供了一個獨特的WLF管理實用程序（又名WLFMAN），允許操作wlf結果文件，讓你指定數量要記錄到WLF的信息文件或基于信號或時間現有的WLF的文件子集。該WLFMAN實用程序非常高效磁盤空間和管理后仿真調試效率。
源窗口模板和向導
VHDL和Verilog模板和向導讓你快速無需開發HDL代碼記住確切的語言句法。 所有的語言結構只需使用滑鼠點擊一下便可。 易于使用的向導步驟使你通過創造更多復雜的HDL塊。 向導顯示如何創建可參數化邏輯塊，測試臺激勵和設計對象。 新手和知深的HDL開發人員同時受益于源窗口模板和向導帶來的省時快捷鍵。
項目管理
項目管理很大減少了整理文件和庫所需的時間。 當你編譯并仿真項目管理存儲每個的獨特設置
個人項目，讓你離開了后,重新啟動仿真器之前的位置上。 仿真屬性讓您輕松地重新仿真預先配置的參數。
代碼覆蓋率
設計驗證完整性可以通過代碼來衡量覆蓋。 ModelSim DE支持聲明，表達，條件，切換和FSM覆蓋。 碼覆蓋率指標是自動的源自HDL源。 如許多設計塊被創建可配置和可重用的并非所有指標都是有價值的代碼覆蓋范圍指標可以靈活使用源代碼編譯指南進行管理和代碼中指定的排除覆蓋瀏覽器。
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